Đồ Án Tổng quan về HDL, VHDL, Verilog và thiết kế bộ giải mã dùng verilog

MỤC LỤC


LỜI NÓI ĐẦU 4
TỔNG QUAN VỀ HDL, VHDL, VERILOG VÀ THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 6
PHẦN I: TỔNG QUAN VỀ HDL VERILOG. 6
1.1. Giới thiệu về HDL và verilog:. 6
1.1.1. Lịch sử phát triển HDL: 6
1.1.2. Giới thiệu về HDLs: 7
1.1.3. Verilog HDL: 7
1.2. Ngôn ngữ đặc tả phần cứng (HDL):. 8
1.3. Phương pháp luận thiết kế HDL:. 9
1.3.1. Design spelification ( thiết kế ý niệm):. 10
1.3.2. Thiết kế phân hoạch ( design partition):. 11
1.3.3. Design Entry:. 12
1.3.4. Mô phỏng và kiểm tra chức năng ( Simulation and function verification). 12
1.3.5. Thiết kế tích hợp và kiểm tra ( design integration and verification). 13
1.3.6. Presynthesis Sign – off:. 13
1.3.7. Tổng hợp mức cổng và ánh xạ công nghệ (Gate – level synthesis and technology mapping) 13
1.3.8. Thiết kế sau tổng hợp ( Post – synthesis design validation):. 14
1.3.9. Kiểm tra thời gian sau tổng hợp ( Post – synthesis timing verification):. 15
1.3.10. Kiểm tra sản phẩm và mô phỏng lỗi ( test generation and fault simulation). 16
1.3.11. Sắp đặt và nối dây ( placement ang routing). 16
1.3.12. Kiểm tra vật lý và điện ( Physical and electrical design rule checks). 17
1.3.13. Loại bỏ ký sinh ( Parasitic extraction). 17
1.3.14. Design sign – off:. 17
1.4. Mô hình cấu trúc và mô hình hành vi trong HDLs:. 18
1.5. Những nguy hiểm trong thiết kế Verilog:. 18
1.6. Mô hình cấu trúc cho mạch luận lý tổ hợp:. 19
1.6.1. Mô hình mạch tổ hợp. 19
1.6.2. Mô hình cấu trúc mạch tổ hợp. 19
1.6.3. Verilog primitives. 20
1.6.4. Mô hình cấu trúc trong Verilog. 21
1.6.5. Module ports. 22
1.6.6. Quy tắt trong Verilog. 22
1.6.7. Thiết kế từ trên xuống (top-down). 22
1.6.8. Binary full adder. 23
1.6.9. Thiết kế phân cấp và tổ chức mã nguồn. 23
1.6.10. Mạch cộng 16-bit ripple carry. 24
1.6.11. Cây phân cấp mạch cộng 16-bit ripple carry. 25
1.6.12. Hiện thực mạch cộng 16-bit ripple carry. 25
1.6.13. Vectors trong Verilog. 26
1.7. Mô phỏng luận lý, kiểm chứng thiết kế và phương pháp luận kiểm tra. 26
1.7.1. Các giá trị luận lý trong Verilog. 26
1.7.2. Phương pháp luận kiểm tra. 27
1.8. Thời gian trễ truyền lan. 28
1.8.1. Thời gian trễ truyền lan. 28
1.8.2. Các loại trễ lan truyền. 29
1.9. Mô hình bảng sự thật cho mạch luận lý tổ hợp và tuần tự với verilog. 29
1.9.1. Bảng sự thật trong verilog. 29
PHẦN II: TỔNG QUAN VỀ VHDL. 30
2.1. Giới thiệu về ngôn ngữ mô tả phần cứng VHDL. 30
2.2. Cấu trúc một mô hình hệ thống mô tả bằng VHDL. 32
2.2.1. Thực thế (entity) của mô hình. 32
2.2.2. Kiến trúc của mô hình. 34
PHẦN III: THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 36
3.1. Ví dụ 1: Thiết kế mạch giải mã 3 sang 8. 37
3.2. Ví dụ 2 : Thiết kế mạch giải mã 4 sang 16. 43
KẾT LUẬN 48



LỜI NÓI ĐẦU

Hiện nay các mạch tích hợp ngày càng thực hiện được nhiều chức năng hơn, do đó chúng ngày càng trở nên phức tạp hơn. Các phương pháp thiết kế mạch truyền thống như dùng tối thiểu hoá hàm Boolean hay dùng sơ đồ các phần tử không còn đáp ứng được các yêu cầu đặt ra khi thiết kế. Hơn nữa các mạch thiết kế ra yêu cầu phải được thử nghiệm kỹ lưỡng trước khi đưa vào chế tạo hàng loạt.

Mặt khác cần phải xây dựng một bộ tài liệu hướng dẫn vận hành hệ thống hoàn chỉnh dễ hiểu và thống nhất. Chúng ta đã làm việc với một số chương trình phần mềm hỗ trợ cho việc thực hiện mô tả mạch hay hiểu được cách thiết kế mạch. Ví dụ: Proteus, HDL,VHDL, Verilog Trong phần này chúng ta sử dụng hai ngôn ngữ phần cứng chuẩn công nghiệp là VHDL và Verilog. Cả hai ngôn ngữ này đều được sử dụng rộng rãi và đã được IEE chấp nhận.

Dưới đây là bài viết : “Tổng quan về HDL, VHDL, Verilog và thiết kế bộ giải mã dùng Verilog”. Bài viết này sẽ giúp chúng ta hiểu một cách tổng quan nhất về HDL, VHDL, Verilog và biết cách thiết kế một bộ giải mã sử dụng Verilog, thông qua phần mềm Quatus II.