Luận Văn Thiết kế hệ thống sample & hold tốc độ cao công suất thấp

Hiện nay, do tính dễ sử dụng, dễ chế tạo, tiêu tán công suất thấp và giá thành sản xuất thấp nên công nghệ CMOS là xu hướng chính trong thiết kế các mạch tích hợp. Một đặc điểm khá quan trọng nữa của công nghệ CMOS là nó đang phát triển với một tốc độ rất nhanh. Một nghiên cứu của Moore dựa trên các quan sát về xu hướng phát triển CMOS đã chỉ ra rằng số lượng CMOS trên chip sẽ tăng gấp đôi trong vòng 18 tới 24 tháng, điều này có được bằng cách giảm feature size trên các CMOS. Thông thường với các thiết kế sử dụng công nghệ mới hiện nay thì chiều dài CMOS được tính bằng nanomet trong khi chiều rộng được tính bằng micromet. Khi đó hoạt động của CMOS không còn tuân theo định luật bình phương như các thiết kế thông thường nữa. Hơn thế nữa, hoạt động của CMOS ở chế độ kênh ngắn rất phức tạp, việc tính toán một công thức đơn giản để mô tả quan hệ dòng áp là không thể. Đây thực sự là một thử thách trong các thiết kế hiện đại.
Để có thể nắm bắt quy trình thiết kế cũng như trải nghiệm những khó khăn khi áp dụng công nghệ mới trong thực tiễn, đề tài này sẽ tập trung vào thiết kế bộ lấy mẫu trên nền công nghệ 50nm, một ứng dụng khá phổ biến của thiết kế analog thường được sử dụng trong bộ chuyển đổi tín hiệu pipeline ADC. Hơn nữa, để tận dụng những ưu điểm của thiết kế analog so với digital, thiết kế này sẽ tập trung vào vấn đề tối ưu hóa về công suất và tốc độ. Dĩ nhiên cũng sẽ có những đánh đổi giữa các thông số khác để đạt được hai yếu tố này.



CHƯƠNG 1: GIỚI THIỆU CHUNG 1
1.1 Tổng quan. 1
1.2 Tình hình nghiên cứu trong và ngoài nước. 1
1.3 Nhiệm vụ luận văn. 2
CHƯƠNG 2: LÝ THUYẾT. 4
2.1 Các vấn đề cơ bản trong thiết kế bộ OTA: 4
2.1.1 Các thông số thiết kế cơ bản. 4
2.1.2 Vấn đề sử dụng mạch vi sai 5
2.2 Các cấu hình OTA cơ bản: 6
2.2.1 Telescopic. 6
2.2.2 Folded cascode: 7
2.2.3 Two-stage. 8
2.2.4 Bảng tóm tắt so sánh giữa các cấu hình OTA cơ bản : 10
2.3 Mạch common mode feedback. 10
2.3.1 Mạch feedback điện trở. 11
2.3.2 Mạch switches capacitor common mode feedback. 12
2.4 Mạch điện áp tham chiếu. 13
2.4.1 Mạch Beta-Multiplier reference. 14
2.4.2 Các vấn đề gặp phải khi thiết kế mạch BMR 16
2.4.3 Vấn đề khởi động mạch trong cấu hình BMR 18
2.5 Mạch Sample and Hold. 19
2.5.1 Cấu hình auto-zero sample and hold. 20
2.5.2 Cấu hình non-CDS sample and hold. 22
CHƯƠNG 3: THIẾT KẾ 24
3.1 Tổng quan về thiết kế. 24
3.2 Thiết kế bộ OTA 24
3.2.1 Lựa chọn cấu hình OTA 24
3.2.2 Thiết kế tầng đầu tiên. 28
3.2.3 Thiết kế tầng thứ hai 35
3.2.4 Bảng tóm tắt các thông số thiết kế bộ OTA 37
3.2.5 Kiểm tra độ ổn định, độ lợi áp và tần số cắt đơn vị của mạch. 38
3.3 Thiết kế mạch CMFB 38
3.3.1 Hoạt động của mạch khi chưa có mạch Common mode feedback. 38
3.3.2 Lựa chọn cấu hình CMFB 39
3.3.3 Thiết kế mạch SC-CMFB 40
3.3.4 Các khóa K trong SC-CMFB 41
3.3.5 Thống kê kích thước và giá trị thiết bị 44
3.3.6 Kết quả test mạch CMFB 44
3.4 Mạch tạo điện thế tham chiếu BMR 45
3.4.1 Thiết kế mạch BMR 45
3.4.2 Kiểm tra thiết kế ban đầu. 46
3.4.3 Giảm độ nhạy của mạch BMR vào V[SUB]DD[/SUB]. 47
3.4.4 Thiết kế mạch start-up. 48
3.4.5 Bảng tóm tắt các thông số MOSFET và điện trở trong mạch BMR 49
3.5 Thiết kế mạch sample and hold. 50
3.5.1 Lựa chọn cấu hình sample and hold. 50
3.5.2 Các khóa đóng ngắt trong bộ sample and hold. 51
CHƯƠNG 4: KẾT QUẢ THIẾT KẾ 52
4.1 Kiểm tra hoạt động bộ OTA 52
4.1.1 Thời gian đáp ứng. 52
4.1.2 Gain DC, Phase margin và tần số cắt đơn vị 52
4.2 Kiểm tra hoạt động mạch CMFB 53
4.3 Kiểm tra hoạt động mạch tạo điện thế tham chiếu. 54
4.4 Kiểm tra hoạt động mạch S/H 54
4.4.1 Lấy mẫu ở tần số thấp. 54
4.4.2 Lấy mẫu ở tần số cao. 55
4.4.3 Lấy mẫu với xung clock 10Mhz. 55
4.4.4 Công suất tiêu thụ. 56
4.5 So sánh với một số thiết kế khác. 56
KẾT QUẢ ĐẠT ĐƯỢC VÀ HƯỚNG PHÁT TRIỂN 57
Kết luận. 57
Hướng phát triển. 57
TÀI LIỆU THAM KHẢO 58