Tiến Sĩ Giải pháp xử lý tín hiệu cho bộ cảm nhận phổ dải rộng trong hệ thống thông tin vô tuyến nhận thức

MỤC LỤC
LỜI CAM ĐOAN i
LỜI CẢM ƠN . ii
MỤC LỤC iii
DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT vi
DANH MỤC CÁC BẢNG, BIỂU . xii
DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ xiii
MỞ ĐẦU 1
CHƯƠNG 1: TỔNG QUAN VỀ CẢM NHẬN PHỔ TRONG VÔ TUYẾN
ĐỊNH DẠNG MỀM VÀ VÔ TUYẾN NHẬN THỨC 7
1.1 Vô tuyến định dạng mềm và vô tuyến nhận thức 7
1.1.1 Kiến trúc SDR lý tưởng . 9
1.1.2 Kiến trúc SDR thực tế 10
1.2 Cảm nhận phổ trong vô tuyến nhận thức 11
1.2.1 Cảm nhận phổ cho truy cập phổ tần động . 11
1.2.2 Cảm nhận phổ đa chiều 14
1.2.3 Nền tảng phần cứng thực thi CR 15
1.2.4 Bài toán PU ẩn . 15
1.2.5 Thời gian và tần suất cảm nhận . 16
1.3 Các thuật toán cảm nhận phổ đơn sensor 17
1.3.1 Bộ lọc phối hợp 19
1.3.2 Phát hiện dừng vòng 19
1.3.3 Phát hiện năng lượng . 21
1.3.4 Phát hiện năng lượng với nhiều mức phân giải tần số . 23
1.4 Bộ tổ hợp tần số trong SDR 27
1.4.1 Bộ tổ hợp tần số tương tự trực tiếp 27
1.4.2 Bộ tổ hợp tần số số trực tiếp 27
1.4.3 Bộ tổ hợp tần số theo nguyên lý vòng khóa pha 28
1.4.4 Bộ tổ hợp tần số lai DDS+PLL 30

iv

1.4.5 So sánh các bộ THTS và chọn lựa mô hình nghiên cứu 30
1.4.6 Các kỹ thuật tăng tốc độ khóa 31
1.4.7 Bộ tổ hợp tần số tái cấu hình để tiết kiệm năng lượng 35
1.5 Kết luận chương 1 . 37
2 CHƯƠNG 2. GIẢI PHÁP CẢM NHẬN PHỔ DẢI RỘNG CHO HỆ
THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC 39
2.1 Lý thuyết quyết định và các tiêu chuẩn đánh giá 39
2.1.1 Tiêu chuẩn Bayes . 40
2.1.2 Tiêu chuẩn minimax 42
2.1.3 Tiêu chuẩn Neyman-Pearson . 43
2.2 Đánh giá hiệu năng phát hiện năng lượng tín hiệu vô tuyến . 44
2.3 Giải pháp cảm nhận phổ dải rộng bằng mô hình vô tuyến kép . 51
2.3.1 Ước lượng tham số trạng thái kênh và tính giá trị N avg 57
2.3.2 Ước lượng tham số bằng khối cảm nhận toàn dải tần 61
2.3.3 Thuật toán điều chỉnh tốc độ lấy mẫu để phát hiện pilot . 64
2.3.4 Bộ cảm nhận đơn kênh 66
2.4 Xây dựng mô hình bộ cảm nhận phổ trên nền FPGA . 70
2.4.1 Mô hình cảm nhận phổ dải rộng 70
2.4.2 Bộ DDS tạo tần số lấy mẫu tín hiệu pilot 72
2.5 Mô phỏng đánh giá hoạt động của bộ WSB . 74
2.5.1 Đánh giá kênh sử dụng bộ cảm nhận toàn dải . 74
2.5.2 Điều chỉnh tốc độ lấy mẫu để phát hiện tín hiệu pilot . 81
2.5.3 Cảm nhận phổ bằng bộ cảm nhận đơn kênh 84
2.6 Kết luận chương 2 . 87
3 CHƯƠNG 3. GIẢI PHÁP TÁI CẤU HÌNH CHO BỘ TỔ HỢP TẦN
SỐ TRONG HỆ THỐNG THÔNG TIN VÔ TUYẾN NHẬN THỨC . 89
3.1 Giới thiệu . 89
3.2 Bộ THTS PLL kinh điển và các tham số thiết kế . 90
3.2.1 Thời gian khóa và các dải làm việc của bộ PLL bậc ba 90
3.2.2 Các vấn đề khi thiết kế bộ PLL 97
3.3 Đề xuất giải pháp tái cấu hình cho mô hình bộ tổ hợp tần số . 98

v

3.3.1 Bộ PLL trong tổ hợp tần số có thể tái cấu hình . 98
3.3.2 Bộ DDS trong tổ hợp tần số có thể tái cấu hình 109
3.4 Mô phỏng đánh giá mô hình bộ PLL bằng công nghệ CMOS 112
3.4.1 Khái quát về công nghệ CMOS . 112
3.4.2 Bộ PLL thiết kế bằng công nghệ CMOS . 113
3.5 Kết quả mô phỏng . 115
3.5.1 Tính toán tham số lý thuyết với bộ PLL được thiết kế 115
3.5.2 Sự phụ thuộc thời gian và độ ổn định vào hệ số tắt dần 120
3.5.3 Mô phỏng đánh giá thời gian khóa khi I CP thay đổi 123
3.6 Áp dụng giải pháp cho chip PLL thực tế 128
3.7 Kết luận chương 3 . 129
KẾT LUẬN 131
TÀI LIỆU THAM KHẢO . 134


vi

DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT
λ
Ngưỡng so sánh
c
λ
Ngưỡng so sánh tín hiệu trong kênh
pc
λ
Ngưỡng so sánh tín hiệu pilot
ε
Hệ số lỗi tần số đầu vào của bộ PLL
2
( )t
ε
Hệ số lỗi tần số chuẩn hóa của bộ PLL bậc 2
3
( )t
ε
Hệ số lỗi tần số chuẩn hóa của bộ PLL bậc 3
m
φ
Độ dự trữ pha của bộ PLL
ξ
Độ lệch tần số pilot so với bin tần số lân cận đầu ra bộ DFT
( )t
θ
Độ lệch pha đầu vào bộ PLL theo thời gian
( )s
θ
Độ lệch pha đầu vào bộ PLL theo tần số
( )
e
tθ
Lỗi pha chuẩn hóa của bộ PFD
ζ
Hệ số tắt dần của bộ PLL
n
ω
Tần số tự nhiên của bộ PLL
c
ω
Tần số cắt của bộ PLL
*
s
fΔ Bước tần điều chỉnh tần số lấy mẫu
H
ω
Δ Dải giữ của bộ PLL
L
ω
Δ Dải khóa của bộ PLL
P
ω
Δ Dải kéo vào của bộ PLL
PO
ω
Δ Dải kéo ra của bộ PLL
C z Tụ điện xác định điểm zero của bộ lọc vòng
C P Tụ điện xác định điểm cực của bộ lọc vòng
E s Năng lượng của tín hiệu 2
0
( )
T
s
E s t dt = ∫
f c Tần số sóng mang

vii

f s Tần số lấy mẫu
f s
* Tần số lấy mẫu được điều chỉnh cho phát hiện pilot
( )
out
f s Tần số đầu ra bộ PLL
error
f Lỗi tần số đầu vào bộ PLL
f ref Tần số tham chiếu đầu vào bộ PLL
f VCO_out Tần số đầu ra VCO
H 0 Giả thiết không có tín hiệu trong kênh quan sát
H 1 Giả thiết tín hiệu tồn tại trong kênh quan sát
( )
cl
H s Hàm truyền vòng kín bộ PLL
2
( )
cl
H s Hàm truyền vòng kín bộ PLL bậc 2
3
( )
cl
H s Hàm truyền vòng kín bộ PLL bậc 3
( )
Vc
H s Hàm truyền bộ VCO trong mạch PLL
( )
e
H s Hàm truyền pha đầu vào bộ PFD
CP
I Dòng điện đầu ra của bộ bơm điện tích
_ CP adap
I Dòng điện đầu ra của bộ bơm điện tích của bộ PLL thích nghi
_ CP fast
I Dòng điện đầu ra của bộ bơm điện tích trong chế độ tăng tốc
_ CP norm
I Dòng điện đầu ra của bộ bơm điện tích trong chế độ khóa tần số
vco
K Hệ số khuếch đại bộ VCO
PD
K Hệ số khuếch đại của bộ phát hiện pha-tần số
k Chỉ số của thành phần tần số f k
n(t): Tạp âm Gauss cộng trắng có giá trị trung bình bằng zero
oar c st
N Số mẫu đầu vào cho bộ FFT độ phân giải thô
N fine Số mẫu đầu vào cho bộ FFT độ phân giải tinh
N avg_max Giá trị mẫu trung bình tối đa để phát hiện tín hiệu
N FFT Số mẫu đầu vào cho bộ FFT

viii

N avg Số mẫu tính trung bình để phát hiện tín hiệu
N Hệ số chia của bộ chia phản hồi trong PLL
P d Xác suất phát hiện
P fa Xác suất cảnh báo lầm
P m =1-P d Xác suất trượt
P PLLmax Công suất tiêu thụ tối đa được phép của bộ PLL
P PLL Công suất tiêu thụ tổng cộng của mạch PLL
R z Điện trở xác định điểm zero của bộ lọc vòng
R z_fast Điện trở xác định điểm zero của bộ lọc vòng khi tăng tốc
R z_norm Điện trở xác định điểm zero bộ lọc vòng khi giữ ổn định tần số
s(t) Tín hiệu
oar FFT c st
T
ư
Thời gian tính toán cho bộ biến đổi FFT thô
D D S P L L
T
+
Thời gian thiết lập tần số của tổ hợp tần số
T fft_fine Thời gian thực thi FFT độ phân giải cao
comp
T Thời gian so sánh mức năng lượng tại mỗi kênh với ngưỡng
T PLL_lock Thời gian khóa bộ PLL
T PLL_tune Thời gian điều hưởng của bộ PLL
T PLL_tune_opt Thời gian điều hưởng tối ưu của bộ PLL
T PLL_pull-in Thời gian kéo vào của bộ PLL
T PLL_pull-adap Thời gian kéo vào của bộ PLL thích nghi
T SW Thời gian chuyển chế đô hoạt động bộ PLL
1c
V Điện áp điều khiển ổn định bộ VCO
VDD Điện áp nguồn cung cấp
x(n) Mẫu tín hiệu miền thời gian
f
X Thành phần phổ tín hiệu sau biến đổi FFT
. W f n
N Hệ số pha tính toán biến đổi DFT

ix

ADC Bộ biến đổi tương tự - số (Analog Digital Converter)
AGC Điều khiển độ lợi tự động (Automatic Gain Control)
AM Điều chế biên độ (Amplitude Modulation)
ASIC Mạch tích hợp chuyên dụng (Application Specific Integrated Circuit)
ASN Số mẫu trung bình (Average Sample Number)
BPF Lọc dải thông (Band Pass Filter)
CDMA Đa truy cập phân chia theo mã (Code Division Multiple Access)
CE Bộ máy nhận thức (Cognitive Engine)
CIC Bộ lọc răng lược tích phân tầng (Cascade Intergrated-Comb)
CMOS Bán dẫn oxit kim loại bù (Complementary Metal Oxide Semiconductor)
CP Bơm điện tích (Charge Pump)
CR Vô tuyến nhận thức (Cognitive Radio)
CRN Mạng vô tuyến nhận thức (Cognitive Radio Network)
CSDL Cơ sở dữ liệu
CSI Thông tin trạng thái kênh (Channel State Infomation)
DAC Bộ biến đổi số- tương tự (Digital Analog Converter)
DDC Bộ biến đổi số tuyến xuống (Digital Down Converter)
DDS Bộ tổ hợp tần số số trực tiếp (Direct Digital Synthersizer)
DFH Nhảy tần động (Dynamic Frequency Hoping)
DSP Xử lý tín hiệu số (Digital Signal Processing)
DSSS Trải phổ chuỗi trực tiếp (Direct sequence Spread Spectrum)
DUC Bộ biến đổi số tuyến lên (Digital Up Converter)
FBSB Bộ cảm nhận toàn dải tần (Full Band Sensing Block)
FFT Biến đổi Fourier nhanh (Fast Fourier Transform)
FHSS Trải phổ nhảy tần (Frequency Hopping Spread Spectrum)
FPGA Mảng cổng khả trình trường (Field Programable Gate Array)
FSS Kích thước mẫu cố định (Fixed Sample Size)

x

IF Trung tần (Intermediate Frequency)
I Thành phần thực của tín hiệu phức (In-phase, Inphase)
ISE Môi trường phần mềm tích họp (Integrated Software Environment)
JTRS Hệ thống vô tuyến liên kết chiến thuật (Joint Tactical Radio System)
LF Bộ lọc vòng (Loop Filter)
LNA Bộ khuếch đại tạp âm thấp (Low noise Amplifier)
LLR Tỉ số hợp lý logarith (Log Likelihood Ratio)
MSPS Triệu mẫu trong 1 giây (Megasample per second)
NCO Bộ dao động nội (Numerical Control Oscillator)
PA Bộ khuếch đại công suất (Power Amplifier)
PLL Vòng khóa pha (Phase-Locked Loop)
PFD Bộ phát hiện Pha-Tần số (Phase-Frequency Detector)
PSD Mật độ phổ công suất (Power Spectral Density)
PU Người dùng đầu tiên (Primary User)
Q Thành phần ảo của tín hiệu phức (Quadrature)
RAM Bộ nhớ truy cập ngẫu nhiên (Random Access Memory)
RDR Vô tuyến số có thể cấu hình (Reconfigurable Digital Radio)
RF Tần số vô tuyến (Radio Frequency)
RTOS Hệ điều hành thời gian thực (Real Time Operating System)
SCSB Bộ cảm nhận đơn kênh (Single Channel Sensing Block)
SDR Vô tuyến định dạng mềm (Software Defined Radio)
SNR Tỷ số tín/tạp (Signal to noice Rate)
SPRT Thử tỉ lệ xác suất nối tiếp (Sequential Probability Ratio Test)
STR Vô tuyến điều hưởng mềm (Software Tunable Radio)
STAR Vô tuyến tương tự điều hưởng mềm (Software Tunable Analog Radio)
STDC Bộ biến đổi tuyến xuống điều hưởng mềm (Software Tunable Down
Converter)

xi

STUC Bộ biến đổi tuyến lên điều hưởng mềm (Software Tunable Up
Converter)
SU Người dùng thứ cấp (Secondary User)
SysGen Công cụ lập trình DSP của Xilinx (System Generator for DSP)
THTS Tổ hợp tần số
VCO Dao động điều khiển bằng điện áp (Voltage-Controlled Oscillator)
VGA Bộ khuếch đại hệ số biến đổi (Variable Gain Amplifier)
WSB Bộ cảm nhận phổ dải rộng (Wideband Sensing Block)


xii

DANH MỤC CÁC BẢNG, BIỂU
Bảng 1-1. So sánh ưu nhược điểm các loại THTS khác nhau 31
Bảng 2-1. Thiết lập tần số lấy mẫu thực hiện thuật toán phát hiện pilot 73
Bảng 2-2. Tần số và biên độ tín hiệu cho mô phỏng bộ cảm nhận băng rộng 75
Bảng 2-3. CSDL đánh giá 10 kênh cài đặt các mức SNR khác nhau . 78
Bảng 2-4. Tính N FFT phù hợp cho băng thông tín hiệu khác nhau 80
Bảng 2-5. Đặt tần số khảo sát khả năng phát hiện pilot 82
Bảng 3-1. Tần số ra bộ PLL với hệ số N nguyên f ref cố định . 110
Bảng 3-2. Tham số MOSFET chuẩn hóa sử dụng trong mô phỏng [10]. . 113
Bảng 3-3. Thời gian kéo là hàm của dòng bơm điện tích . 115



xiii

DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ
Hình 1.1. Sơ đồ khối chức năng của CR . 8
Hình 1.2. Một kiến trúc SDR lý tưởng 9
Hình 1.3. Kiến trúc SDR thực tế điển hình . 11
Hình 1.4. Chu kỳ CR . 13
Hình 1.5. Kiến trúc bộ phát hiện băng trống . 18
Hình 1.6. Sơ đồ khối bộ phát hiện đặc trưng dừng vòng 20
Hình 1.7. Bộ tổ hợp tần số số trực tiếp . 28
Hình 1.8. Cấu trúc cơ bản của bộ THTS theo nguyên lý PLL 29
Hình 1.9. Cấu trúc các khối điện tử tương tự có thể điều hưởng [52] 36
Hình 2.3. Sơ đồ khối bộ đo vô tuyến 48
Hình 2.4. Sơ đồ khối bộ phát hiện năng lượng vùng tần số 49
Hình 2.5. Mô hình cảm nhận phổ băng rộng cho CR . 51
Hình 2.6. Mối liên hệ giữa N avg và SNR ứng với P fa khác nhau . 54
Hình 2.7. N avg để phát hiện tín hiệu với tham số thăng giáng tạp khác nhau 55
Hình 2.8. Phân tích phổ với độ dài N FFT khác nhau 60
Hình 2.9. Sơ đồ khối bộ cảm nhận phổ toàn dải . 61
Hình 2.10. Lưu đồ thuật toán thực thi bộ cảm nhận phổ toàn dải 62
Hình 2.11. Cảm nhận các kênh có mức SNR khác nhau 63
Hình 2.12. Vị trí tín hiệu pilot nằm lệch các khay tần số bộ FFT 64
Hình 2.13. Sơ đồ khối tìm chính xác tần số pilot 64
Hình 2.14. Thuật toán xác định chính xác vị trí tần số tín hiệu pilot . 65
Hình 2.15. Thuật toán hoạt động của bộ cảm nhận phổ đơn kênh . 67
Hình 2.16. Bộ cảm nhận phổ dải rộng 70
Hình 2.17. Khối phân tích phổ và biến đổi FFT . 71
Hình 2.18. Tần số đầu ra DDS làm tần số lấy mẫu phát hiện pilot 74
Hình 2.19. Phát hiện tín hiệu với SNR = -11, -12, -13, -14 dB, P fa =0,1 . 75

xiv

Hình 2.20. Phát hiện tín hiệu với SNR = -15, -16, -17, -18 dB, P fa =0,1 . 76
Hình 2.21. Đánh giá tham số tạp âm và tín hiệu . 76
Hình 2.22. Đánh giá tạp âm và mức tín hiệu phát trong kênh 77
Hình 2.23. Cảm nhận kênh có băng thông khác nhau với các N FFT . 79
Hình 2.24. Cảm nhận phổ với N FFT : (a) 128; (b) 512; (c) 2.048; (d) 8.192 . 81
Hình 2.25. Phổ tín hiệu của 5 thành phần tần số . 82
Hình 2.26. Điều chỉnh tần số lấy mẫu . 83
Hình 2.27. Cường độ pilot khi nằm tại vị trí khác nhau trong bin tần số . 83
Hình 2.28. SCSB thay đổi N avg khi đánh giá các kênh có SNR khác nhau . 84
Hình 2.29. So sánh đường ROC của các bộ phát hiện 85
Hình 2.30. So sánh thời gian và khả năng thực thi của các bộ phát hiện . 86
Hình 3.1. Mô hình bộ CP-PLL với tần số tham chiếu cố định 90
Hình 3.2. Mô hình ổn định bộ PLL bậc 2 với các hệ số tắt dần khác nhau 92
Hình 3.3. Mô hình ổn định bộ PLL bậc 3 với các hệ số tắt dần khác nhau 92
Hình 3.4. Mô hình ổn định bộ PLL bậc 3 với lỗi pha bằng 10 -5 [47] . 93
Hình 3.5. Thời gian khóa PLL bậc 3 với độ dự trữ pha khác nhau [47] . 93
Hình 3.6. Lỗi pha chuẩn hóa bộ PFD của PLL bậc 2 và bậc 3 [47] . 96
Hình 3.7. Điện áp điều khiển VCO của PLL bậc 2 và bậc 3 [47] 96
Hình 3.8. Mô hình bộ THTS đề xuất, cấu hình động DDS, FPD và LF . 99
Hình 3.9. Cấu trúc bộ CP-FPD và bộ LF . 100
Hình 3.10. Đặc tuyến tổng quát T PLL_tune , P PLL , E PLL khi khóa nhanh . 106
Hình 3.11. Xác định điểm làm việc cho ba chế độ . 107
Hình 3.12. Thuật toán điều khiển cho bộ PLL 108
Hình 3.13. Cấu hình lại bộ PLL về chế độ chuẩn tại 0,3 µs . 109
Hình 3.14. Nhiễu nền tăng lên khi hệ số chia N tăng . 111
Hình 3.15. Sơ đồ nguyên lý bộ PLL . 114
Hình 3.16. Sơ đồ nguyên lý bộ PFD [10] . 114

xv

Hình 3.17. Sơ đồ nguyên lý bộ VCO [10] 114
Hình 3.18. Thời gian kéo, khóa, điều hưởng khi dòng I CP thay đổi 116
Hình 3.19. Công suất trung bình khi I CP thay đổi từ 10 µA đến 120 µA 117
Hình 3.20. Đặc tuyến T PLL_tune , P PLL , E PLL cho mô hình với Δf=50MHz . 118
Hình 3.21. Thời gian điều hưởng với các giá trị độ lệch tần khác nhau . 119
Hình 3.22. Năng lượng tiêu thụ trong thời gian điều hưởng 120
Hình 3.23. Phản ứng của PLL khi hệ số tắt dần ζ =0,1; 0,2 và 0,3 . 121
Hình 3.24. Phản ứng của PLL khi hệ số tắt dần ζ =0,4; 0,5 và 0,6 . 121
Hình 3.25. Phản ứng của PLL khi hệ số tắt dần ζ =0,7; 0,8 và 0,9 . 122
Hình 3.26. Phản ứng của PLL khi hệ số tắt dần ζ =2,8; 2,9; 3,0 122
Hình 3.27. Điều hưởng với dòng I CP bằng 2; 4; 6 (µA). . 123
Hình 3.28. Điều hưởng với dòng I CP bằng 7; 8; 9 (µA). . 123
Hình 3.29. Điều hưởng với dòng I CP bằng 16, 18, 20 (µA). . 124
Hình 3.30. Điều hưởng với dòng I CP bằng 28, 30, 32 (µA). . 124
Hình 3.31. Điều hưởng với dòng I CP bằng 60, 90, 120 (µA). . 124
Hình 3.32. So sánh thời gian khóa lý thuyết và mô phỏng . 125
Hình 3.33. Khi chuyển mạch quá trễ, thời gian khóa tổng cộng là 0,7µs . 126
Hình 3.34. Khi chuyển mạch quá sớm, thời gian khóa là 0,6µs . 126
Hình 3.35. Chuyển mạch đúng thời điểm, thời gian khóa là 0,35µs 127
Hình 3.36. Nhiễu pha trong 3 trường hợp chuyển khóa . 127
Hình 3.37. Bo mạch đánh giá chip PLL ADF4351 . 128
Hình 3.38. Các đường cong hoạt động của bộ PLL ADF4351 . 129






1

MỞ ĐẦU

1. Tính cấp thiết
Các thiết bị thông tin liên lạc vô tuyến được xây dựng dựa vào các yếu
tố: Chức năng, Phần cứng vật lý và Tín hiệu. Kể từ khi Guglielmo Marconi
phát minh ra truyền dẫn vô tuyến, đối với các thiết bị thông tin liên lạc vô
tuyến, đã tồn tại ba hướng nghiên cứu và phát triển. Ba hướng này phát triển
và bổ sung cho nhau. Các thiết bị thông tin liên lạc đã phát triển về chức
năng, phần cứng, tiêu chuẩn thông tin liên lạc, khả năng liên kết và kết nối
các mạng, với các tiêu chuẩn khác nhau. Một trong những thành tựu nổi bật là
tiến trình chuyển từ phần cứng tương tự sang phần cứng số và sự ra đời của
các bộ vi xử lý có độ phức tạp và hiệu năng cao. Điều này dẫn đến sự phát
triển của các kiến trúc vô tuyến thiết lập chức năng bằng phần mềm, hay còn
gọi là vô tuyến định dạng mềm (SDR - Software Defined Radio).
Do nhu cầu sử dụng và yêu cầu về chất lượng dịch vụ đặt ra cho nhà
cung cấp dịch vụ ngày càng cao, đòi hỏi các thiết bị thông tin liên lạc cần phải
làm việc thông minh hơn. Điều này dẫn tới sự ra đời của công nghệ vô tuyến
nhận thức (Cognitive Radio - CR).
Về bản chất, CR hoạt động trong môi trường truyền dẫn vô tuyến. Tham
số quan trọng của CR là phổ tần số vô tuyến. Chức năng quan trọng của thiết
bị hay mạng CR điển hình là cảm nhận phổ (spectrum sensing). CR cần phải
phát hiện ra các lỗ trống phổ, độ ổn định hay tần suất sử dụng kênh truyền để
sử dụng tài nguyên phổ hiệu quả và tin cậy. Cảm nhận phổ được thực hiện
trên nền SDR, là nền tảng chính để thực thi CR. Hiện nay bài toán cảm nhận
phổ là một trong các bài toán quan trọng, đang được nhiều nhà khoa học quan
tâm giải quyết.

2

Một bài toán nữa đối với CR cũng đang được nhiều nhà khoa học quan
tâm, đó là bài toán cấu hình động, nhằm giải quyết vấn đề tiết kiệm năng
lượng trong CR.
Trong mô hình CR, nhất là đối với các máy thu CR dải rộng, thì khối bộ
tổ hợp tần số (THTS) có vai trò rất quan trọng. Khối này có nhiệm vụ tạo ra
tần số ngoại sai bất kỳ trong dải tần số làm việc, để điều hưởng máy thu tại
tần số cao tần. Vì vậy, thời gian điều hưởng của bộ THTS có ảnh hưởng lớn
đến thời gian cảm nhận toàn dải tần của bộ thu cảm nhận phổ, khi bộ thu cần
phải điều hưởng liên tục, nhằm quét được toàn bộ băng tần cần cảm nhận.
Để tiết kiệm năng lượng thì bài toán cấu hình động cho các khối chức
năng tương tự (analog) nói chung hay bộ THTS nói riêng trong cấu trúc của
CR cũng đang được nhiều nhà khoa học quan tâm.
Vì vậy, ở đây, luận án được chọn với tiêu đề là: “Giải pháp xử lý tín
hiệu cho bộ cảm nhận phổ dải rộng trong hệ thống thông tin vô tuyến nhận
thức”
2. Mục tiêu nghiên cứu
Mục tiêu của luận án là nghiên cứu một giải pháp xử lý tín hiệu cho bộ
cảm nhận phổ dải rộng trong hệ thống CR, xây dựng mô hình bộ cảm nhận
phổ, cung cấp một trong những tham số đầu vào quan trọng chứa thông tin về
phổ tần vô tuyến tới bộ máy nhận thức (Cognitive Engine - CE) của CR.
Luận án nghiên cứu tổng quan về cấu trúc SDR trong ngữ cảnh CR, các
yêu cầu đặt ra đối với SDR; nghiên cứu các thuật toán, mô hình cảm nhận phổ
ở phần xử lý tín hiệu số và mô hình tái điều hưởng các khối chức năng ở phần
xử lý tín hiệu tương tự trong CR.
Luận án đề xuất giải pháp xử lý tín hiệu số và xử lý tín hiệu tương tự cho
CR thông qua mô hình mức vật lý của bộ cảm nhận phổ dải rộng ở khối điện
tử số tái cấu hình và khối điện tử tương tự tái điều hưởng, với mục tiêu cải

3

thiện thời gian cảm nhận phổ và mức tiêu thụ năng lượng nguồn cung cấp của
hệ thống theo các chế độ hoạt động khác nhau.

3. Đối tượng và phạm vi nghiên cứu
Đối tượng và phạm vi nghiên cứu của luận án tập trung vào: Mô hình hệ
thống CR, bài toán cảm nhận phổ trong CR; Chức năng, thành phần, đặc
trưng cơ bản của SDR trong CR; Xử lý tín hiệu số trong các hệ thống SDR;
Bộ THTS trong CR, tốc độ điều hưởng của bộ THTS và bài toán tiết kiệm
năng lượng tiêu thụ trong CR.

4. Cơ sở khoa học và thực tiễn của đề tài nghiên cứu
Luận án được xây dựng trên cơ sở lý thuyết thông tin vô tuyến điện, xử
lý tín hiệu số, xử lý tín hiệu tương tự. Nội dung khoa học được xây dựng dựa
vào các tài liệu tham khảo mới nhất về lĩnh vực nghiên cứu được công bố trên
thế giới.

5. Phương pháp nghiên cứu
Dựa vào các tài liệu về hệ thống CR, SDR, luận án nghiên cứu bài
toán cảm nhận phổ một sensor và giải pháp tái cấu hình cho bộ THTS trong
hệ thống CR. Tìm hiểu các thành tựu đã đạt được về mặt công nghệ trên thế
giới và trong nước, từ đó xác định những vấn đề còn tồn tại.
Luận án đề xuất các giải pháp xử lý tín hiệu ở cả phần điện tử số và
phần điện tử tương tự cho mô hình hệ thống CR. Đối với phần điện tử số,
giải pháp xử lý tín hiệu số được mô phỏng và thực thi trên nền FPGA. Đối
với phần điện tử tương tự, giải pháp tái cấu hình bộ THTS được mô phỏng
và thực thi bộ PLL thiết kế bằng công nghệ CMOS sử dụng phần mềm thiết
kế IC chuyên nghiệp. Đồng thời giải pháp tái cấu hinh bộ PLL cũng được

4

thực thi trên một chip PLL thương mại để kiểm nghiệm kết quả tính toán lý
thuyết.

6. Ý nghĩa khoa học và thực tiễn của luận án
Luận án có ý nghĩa khoa học vì đóng góp cho lĩnh vực nghiên cứu cơ
bản các hệ thống thông tin liên lạc thế hệ mới, tạo tiền đề cho các nghiên cứu
chuyên sâu khác trong lĩnh vực này.
Ý nghĩa thực tiễn của luận án thể hiện ở nhiệm vụ nghiên cứu đặt ra là
hướng tới tính khả thi nhằm thiết kế chế tạo ở điều kiện trình độ công nghệ
trong nước. Kết quả của luận án sẽ có ý nghĩa thực tiễn tốt đóng góp cho lĩnh
vực nghiên cứu thiết kế chế tạo và ứng dụng các hệ thống thông tin liên lạc
tiên tiến nhằm phục vụ cho quốc phòng và dân sinh.

7. Nội dung của luận án
Nội dung luận án được chia thành 3 chương:
Chương 1: Tổng quan về cảm nhận phổ
trong vô tuyến định dạng mềm và vô tuyến nhận thức
Chương này trình bày tổng quan về công nghệ SDR và CR, đi sâu vào
chức năng cảm nhận phổ trong CR. Các thuật toán cảm nhận phổ được trình
bày, trong đó thuật toán cảm nhận phổ sử dụng bộ phát hiện năng lượng
(energy detector) và các thuật toán dẫn xuất của nó được nghiên cứu sâu.
Trong các tham số để đánh giá hiệu năng hoạt động của một bộ cảm nhận
phổ, tham số về tốc độ cảm nhận là một tham số quan trọng và việc cải thiện
tham số này là mục tiêu nghiên cứu của luận án, được giải quyết bằng giải
pháp cảm nhận phổ dải rộng thông qua mô hình bộ thu vô tuyến kép thực hiện
chức năng cảm nhận phổ. Giải pháp được đề xuất trong chương 2.

5

Trong mô hình bộ thu vô tuyến dải rộng thực hiện chức năng cảm nhận
phổ, bộ tổ hợp tần số (THTS) là một khối chức năng thiết yếu, tham gia trực
tiếp vào hoạt động của hệ thống. Các tham số quan trọng đánh giá hiệu năng
hoạt động của bộ THTS là thời gian điều hưởng tần số và khả năng quản lý
năng lượng tiêu thụ nguồn cung cấp. Vấn đề cải thiện tốc độ điều hưởng của
bộ THTS với một ràng buộc về công suất tiêu thụ là mục tiêu nghiên cứu thứ
hai của luận án. Vì vậy trong chương 1, các nghiên cứu tổng quan về bộ
THTS được trình bày, qua đó đặt ra mục tiêu nghiên cứu và đề xuất giải pháp
tái cấu hình cho bộ THTS cho hệ thống CR trong chương 3.

Chương 2: Giải pháp cảm nhận phổ dải rộng
cho hệ thống thông tin vô tuyến nhận thức
Trong chương này, giải pháp cảm nhận phổ dải rộng được đề xuất thông
qua mô hình bộ cảm nhận phổ SDR dải rộng trên nền tảng FPGA có thể tái
cấu hình sử dụng thuật toán phát hiện năng lượng, với mục tiêu tăng tốc độ
cảm nhận mà vẫn đảm bảo được xác suất phát hiện.
Mô hình SDR là một cấu trúc SDR điển hình bao gồm khối điện tử số và
khối điện tử tương tự. Nội dung chương 2 đi sâu giải quyết vấn đề xử lý tín
hiệu số bằng mô hình khối điện tử số có cấu trúc vô tuyến kép, gồm một bộ
phát hiện năng lượng toàn dải tần và một bộ thu cảm nhận đơn kênh.

Chương 3: Giải pháp tái cấu hình cho bộ tổ hợp tần số trong
hệ thống thông tin vô tuyến nhận thức
Trong mô hình bộ thu cảm nhận phổ được đề xuất trong nội dung của
Chương 2, ở khối điện tử tương tự, bộ THTS tham gia trực tiếp vào hoạt động
của hệ thống, và thời gian điều hưởng của nó ảnh hưởng trực tiếp đến thời
gian cảm nhận chung. Bên cạnh đó, một CR cần có khả năng hoạt động ở các

6

chế độ khác nhau để tối ưu thời gian cảm nhận hoặc năng lượng tiêu thụ
nguồn tùy theo ngữ cảnh.
Chương này đề xuất giải pháp tái cấu hình cho bộ THTS trong bộ cảm
nhận phổ. Trong chương này, cấu trúc và cơ chế hoạt động của bộ THTS
được phân tích chi tiết, đặc biệt ở các tham số độ ổn định, tốc độ khóa tần số
và công suất tiêu thụ. Trên cơ sở đó một mô hình bộ THTS kết hợp hai kỹ
thuật DDS và PLL được đề xuất cùng một thuật toán điều khiển bộ PLL, cho
phép bộ PLL hoạt động trong ba chế độ khác nhau. Bộ PLL được thiết kế và
mô phỏng bằng phần mềm thiết kế IC. Đồng thời, giải pháp tái cấu hình bộ
THTS được áp dụng cho chip PLL thương mại ADF4351 của hãng Analog
Devices.