Tài liệu bài tập về PLD và VHDL

1. Dùng PLA 3x4x2 ở hình 1 để cài đặt 2 hàm Boole:
F1 = x’y’z + xy’ + x’yz’
F2 = x’yz’ + xy + x’z’ + x’y’
2. Cài đặt 3 hàm Boole sau với PLA có cấu trúc như hình 2
F0(A,B,C,D) = Σm (2, 3, 4, 5, 6, 7, 13, 15)
F1(A,B,C,D) = Σm (6, 7, 13, 14, 15)
F2(A,B,C,D) = Σm (4, 5, 6, 13, 14)
trạng thái khác thì ngõ ra F giữ trị cũ vừa trước đó.
4. Dưới đây là một chương trình VHDL mô tả bộ đếm lên 4 bit đơn giản
BT về PLD và VHDL – trang 2/7
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
USE ieee.std_logic_unsigned.all ;
ENTITY upcounter IS
PORT ( Clock : IN STD_LOGIC ;
Q : BUFFER STD_LOGIC_VECTOR(1 DOWNTO 0) ) ;
END upcounter ;
ARCHITECTURE Behavior OF upcounter IS
BEGIN
PROCESS ( Clock )
BEGIN
IF (Clock’EVENT AND Clock = ‘1’) THEN
Q <= Q + ‘1’ ;
END IF ;
END PROCESS;
END Behavior ;
a) Dựa vào chương trình trên hãy phát triển bộ đếm lên BCD (có 2 số mã [digit] BCD là B1B0
(nghĩa là đếm từ 00 đến 99, B1 và B0 là 2 số 4 bit). Giả sử bộ đếm BCD làm việc theo cạnh lên
Clk và có thêm ngõ vào Reset bất đồng bộ với Clk (nghĩa là bất cứ khi nào Reset=1 thì các
ngõ ra là 0)
b) Giả sử B1 và B0 được đưa vào một mạch khác mà sẽ cho ngõ ra G trị là 1 khi B1B0 trong
tầm từ 00 đến 90 và có trị số là bội số của 9. Hãy cài đặt mạch trên.